(verilog) Rangkaian Parity

Konsep = Parity bit yaitu rangkaian logika yang berfungsi untuk mendeteksi error pada data
yang nantinya data tersebut akan di koreksi

module parityduabit
(
inputdata,
outparity
);
output outparity;

input [1:0] inputdata; //input 2 bit data

wire outparity;

function parity;
input [7:0] data; //tersedia 7 bit storage untuk menampung data
begin
parity = (inputdata[0]^inputdata[1]);

end
endfunction
assign outparity = parity(inputdata);

endmodule

OUTPUT

ketika lut2 di klik 2 kali maka rangkaian logikanya

akan muncul seperti ini

Tutorial Code

(verilog) Rangkaian Parity