(Verilog) Rangkaian Counter

(Verilog) Rangkaian Counter

17.18.00
konsep = rangkaian counter bisa disebut juga dengan rangkaian sekuensial dengan tujuan untuk
              menghitung jumlah pulsa yang masuk dan dinyatakan dengan bilangan biner

upcounter 2 bit

module duabitcounter(
out,
enable,
clk,
reset
    );
 
input enable,clk,reset;
 
output [1:0] out;
 
reg [1:0] out;
 
always @ (posedge clk)
 
if (reset) begin
out <= 2'b0;
end
else
begin
out <= out + 1;
end


endmodule
                                                                 OUTPUT






Next
« Prev Post
Previous
Next Post »
Langganan: Posting Komentar (Atom)