(Verilog) Rangkaian Half Adder dan Full Adder


Konsep = Half Adder adalah sekumpulan rangkaian logika yang berfungsi untuk melakukan perhitungan penjumlahan dari 2 bilangan biner. Full Adder merupakan rangkaian logika yang berfungsi untuk menjumlahkan bilangan binary dengan nilai carry dalam penjumlahannya (penjumlahan penuh)

module halfadder(
x,
y,
sum,
carry
    );

input x,y;
output sum,carry;

or A(carry,x,y);
and B(sum,x,y);


endmodule



module fulladder(
x,
y,
z,
jumlah,
carry
    );
 
input x,y,z;
output jumlah,carry;
wire and1,and2,and3,jumlah1;
 
and  A(and1,x,y),
        B(and2,x,z),
                C(and3,y,z);
 
or    D(carry,and1,and2,and3);
xor  E(jumlah,x,y,z);
 
endmodule











Previous
Next Post »